当数据速率上了 Mbps 量级，通用外设的并行总线 + 单端信号就到头了：高速外设普遍改用差分对、嵌入式时钟与串行化（SerDes），协议栈拆成”控制器（协议层）+ PHY（物理层）”两层。本文是这个栏目的总览。
常见高速接口与量级
| 接口 | 量级 | 典型场景 |
|---|---|---|
| USB 2.0 | 480 Mbps | 调试口、ADB、U 盘 |
| USB 3.x | 5~20 Gbps | 大容量存储、视频采集卡 |
| 以太网 | 10/100/1000 Mbps | 联网、推流 |
| SDIO（UHS） | 50~312 MB/s | SD 卡、WiFi 模块 |
| PCIe | 2.5 GT/s × N lane | WiFi6/7、NVMe、扩展 |
| MIPI CSI-2 / DSI | ≤2.5 Gbps / lane | 摄像头输入 / 屏幕输出 |
| DDR3 / DDR4 | 800~3200 MT/s | 主存，带宽预算的最终约束 |
共性概念
- 差分信号与阻抗控制（典型 100Ω），PCB 等长约束
- 8b/10b、64b/66b 等线路编码及其开销
- 控制器与 PHY 分层：驱动调的是前者，信号质量取决于后者
- 带宽预算：分辨率 × 位深 × 帧率决定”需要多快”
延伸阅读
- Zynq 图像处理实战：MIPI CSI-2 RX——高速接口在图像链路中的实战
- 图像数据格式研究——带宽估算从格式开始
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